使用因子2是因为考虑的只是半个开关周期，对于全桥或半桥 拓扑结构，该过程发生两次。另外，在图1中，由于两个开关 关闭，所以反向恢复电荷会增加一倍。因此，总电流为：
其中，在全桥配置下，C为2；在中心抽头配置下，C为1；N为 并联的MOSFET数目。这是通过有源吸收器开关的平均电流。
数字实现
有源钳位吸收器的数字实现有两个控制：控制1是吸收器延 迟（自触发器边沿的吸收器PWM边沿中的可调延迟）。控制2 为吸收器PWM导通时间。触发点为H桥对边引脚原边PWM上升 沿的逻辑OR（如OUTC和OUTD）。吸收器PWM并不要求像主控 PWM分辨率一样高的分辨率（如125 ps）。结果，触发所需时 钟能支持较慢的速率（5 ns分辨率），这样还能节能（40倍系 数）。这一概念也可以运用到副边上有中心抽头的功率转换拓 扑结构。另外，该概念也可以用于单个开关，在这些开关中， 每个功率晶体管上会放置一个分立式有源钳位开关吸收器单 元。在这种情况下，有源钳位FET的驱动信号取自同步整流器 的下降沿。
图5. 吸收器PWM的数字实现
ADP1055数字控制器提供了实现这一目标的必要工具。借助直观 简单的图形用户界面，只需几分钟就能完成有源钳位吸收器的 优化。ADP1055提供了两个选项来设置吸收器PWM，即通过SR1 和SR2的逻辑组合或通过OUTC和OUTD信号的逻辑组合。在两种 情况下，可以用两个选项配置吸收器PWM，如图6和图7所示。 在上述所有情景下，都可以用吸收器延迟（设置死区时间）和 吸收器导通时间微调优化参数。借助两个信号的逻辑组合和极 性选择功能，用户完全可以自由地选择适当的吸收器组合。
图7. 使用选项2（OUTC和OUTD）的吸收器时序
全桥拓扑结构的实验结果
为了进行实验验证，选择的隔离式DC-DC转换器，其额定输入 为48 V，额定输出为12 V、20 A，开关频率为125 kHz。拓扑结构 为全桥，带一个副边，如图1所示。
图8展示了使用不正确的吸收器导通时间会导致多余振铃，同时 还展示了同步MOSFET的振荡漏极电压，后者也反映在原边电流 中。前沿尖峰也很严重，会导致不必要的EMI。
图8. 过多的吸收器导通时间
图9所示为优化的吸收器导通时间，其中，在同步MOSFET的漏 极电压上无振铃。同时，前沿尖峰也几乎消除了。
