高滨老师进一步分享说，人工智能对器件性能的要求很复杂，不是单纯把器件阻值调稳，就能达到系统要求。如加速一个深度神经网络，它的卷积层、全连接层等各种层，其实对器件的性能要求都不一样。器件的指标很难抽象到具体的数值标准，以保证芯片设计的好坏。
比较全新的一个概念就是做阵列测试。不一样的算法模型解决不一样的数学问题，从底层的设计是有区别的，对器件的要求也不一样。所以在小规模的阵列上，去做测试和研究，是有助于做器件的优化的。
图为一个 4X4 1T1R 阵列测试框图。从框图可以看出，阵列测试不仅测试硬件连接复杂，其控制流程及测试序列更需要定制。
高滨老师特别强调说：“不过最好还是要落实到器件上去做优化。去调整器件里面电子、离子的输运，最后去看整体算法的效果。这其实就是系统和器件之间的协同发展。”
而在新器件工艺上，当前摩尔定律正面临极限挑战，一个方向是继续“延续摩尔定律”。国际上几大公司，都还在不断研究新的先进工艺，如堆叠三维基层晶体管。但门槛太高，能做的企业寥寥无几。
高滨老师分享说：“目前另一个新的方向是单片三维集层，它与现在较热的 chiplet，其实是平行路线。具体做法是，在一个衬底上尽量把很多器件三维堆叠起来。相对chiplet，其器件间的带宽会更高。这是一个新的趋势，可用新型 TFT 材料、薄膜氧化物、二维材料等尝试做成后端兼容器件。”
面向传统存算分离架构制约算力提升的重大挑战，去年十月，清华大学吴华强、高滨团队成功研制出了国际首颗支持片上学习的忆阻器存算一体芯片，提出了一种适于忆阻器实现高效片上学习的新型通用神经网络算法和STELLAR架构，有效实现大规模模拟型忆阻器阵列与CMOS的单片三维集成，并成功演示了图像分类、语音识别和控制任务等多种片上增量学习功能。该成果通过算法、架构、集成方式的全流程协同创新，展示出高适应性、高能效、高通用性、高准确率等特点，为发展高算力芯片探索出了一条创新路径。
忆阻器的发展趋势
在新兴的信息时代，发展和探究忆阻器的各种性能刻不容缓。忆阻器全称记忆电阻，是一种具有电荷记忆功能的非线性电阻，于1971年，由加州大学伯克利分校的华裔科学家蔡少棠教授提出。蔡教授从电路完整性角度出发，从数学上推导出忆阻器的概念。
忆阻器是神经元网络的核心器件，它为发展信息存储与处理融合的新型计算体系架构，突破传统冯·诺伊曼架构瓶颈，提供了可行的路线，其性能直接影响神经元网络的计算能力。
忆阻器的发展有三个阶段：
第一个阶段主要做存储；
第二阶段，就是现在做的存算一体，加速人工神经网络的；
第三便是类脑计算，不过它本质还是忆阻器，因为它需要利用忆阻器的一些动力学特性。忆阻器主要是调节内部的离子输运，存算一体更多是利用它的静态过程。未来还可以利用电离子的很多动态过程，去做更像神经元的一些行为。
忆阻器也是目前材料和电子领域的研究前沿和热点。其中，氧化物材料在忆阻器研究中具有重大价值。高滨老师分享说：“虽然对于氧化物忆阻器目前看似已经到了发展的瓶颈期，但未来，还是有好几个突破点的。”
据高滨老师分享，可靠性和密度是非常值得关注的方向。
可靠性。一个器件能调节出很多个稳定的电路状态，叫多比特存储。只有做到多比特存储，很多计算的效率才能提高。而多比特存储，目前最高阻和最低阻都比较稳定。但中间阻态，由于原子分布的形貌比较特殊，就没那么稳定，这很大程度就限制了忆阻器的应用。如何把中间阻态做稳定，本身是一个科学问题。以及如何同时去监测中间阻态，对测试也提出了很大的挑战。
