图10. 使用PLL 锁定至外部参考信号
虽然使用分立式PLL 和乘法器可以实现该系统，但是使用FPGA实现锁定放大器功能会带来多个性能优势。图11 显示了使用FPGA 构建的锁定放大器， 其中前端基于零漂移放大器ADA4528-1 和24 位Σ-Δ型ADC AD7175。此应用无需极高带宽，因此可将锁定放大器的等效噪声带宽设置为50 Hz。受测器件为任何可外部激励的传感器。放大器配置为具有大小为20 的噪声增益，以充分利用ADC 的满量程范围。虽然直流误差不影响测量，但是最大限度地降低失调漂移和1/f 噪声仍然很重要，因为它们会缩小可用动态范围，尤其是在放大器配置为高增益的情况下。
ADA4528-1 具有2.5 μV 的最大输入失调误差，这意味着采用2.5 V基准电压源时只能使用AD7175 满量程输入范围的10 ppm。ADC后方的数字高通滤波器将滤除所有直流失调和低频噪声。要计算输出噪声，首先应计算AD7175 的电压噪声密度。数据手册给出的噪声规格为5.9 μV rms，测试条件是50 kSPS 输出数据速率、使用sinc5 + sinc1 滤波器且使能输入缓冲器。采用这些设置时的等效噪声带宽为21.7 kHz，这将产生40 nV/√Hz 的电压噪声密度。
ADA4528 的宽带输入噪声为5.9 nV/√Hz，这在输出端表现为118 nV/√Hz，因而总噪音密度为125 nV/√Hz。由于数字滤波器的等效噪声带宽仅为50 Hz，因此输出噪声为881 nV rms。在2.5 V的输入范围内，这会造成系统的动态范围为126 dB。通过调整低通滤波器的频率响应，我们能够以带宽来换取动态范围。例如，如果将滤波器的带宽设置为1 Hz，则动态范围为143 dB，而带宽设为250 Hz 时动态范围为119 dB。
图11. 基于FPGA 的锁定放大器
数字锁相环生成锁定至激励信号的正弦波，激励信号可以在外部或内部生成，并且不必是正弦波。参考正弦波中的任何谐波将与输入信号相乘，从而解调谐波频率中存在的噪声和其他无用信号，就像将两个方波相乘一样。以数字方式生成参考正弦波的一个优势是，可通过调整数字精度获得极低的失真性能。
图12 显示了使用4、8、16 和32 位精度以数字方式生成的四个正弦波。显然，使用4 位精度所获得的性能与图5 中的情况差别不大，但是该情况会在使用更高精度后很快得到改善。使用16 位精度时，生成具有如此低总谐波失真(THD)的模拟信号比较困难，而使用32 位精度时，THD 超过–200 dB，这是模拟电路无法比拟的。此外，这些是以数字方式生成的信号，因此完全可以重复生成。当数据转换成数字并输入FPGA 后，将不会增加任何噪声或漂移。
在乘法器之后，低通滤波器将滤除任何高频分量并输出信号的同相和正交分量。由于等效噪声带宽仅为50 Hz，因此没有理由以250 kSPS 的原始采样速率来传输数据。可在低通滤波器中加入抽取滤波器级，以降低输出数据速率。最后一步是根据同相和正交分量计算输入信号的幅度和相位。
图12. 使用不同数字精度以数字方式生成正弦波
结论
淹没在噪底内的低频小信号非常难以测量，但是通过应用调制和锁定放大器技术可以实现高精度测量。最简单的锁定放大器可以是在两个增益之间切换的运算放大器。虽然这不会带来最低噪声性能，但是与简单的直流测量相比，此电路结构简单、成本低，使其具有一定的吸引力。此电路的一项改进是使用正弦波参考和乘法器，但是这在模拟域中比较难以实现。为获得最佳性能，可考虑使用低噪声、高分辨率Σ-Δ 型ADC，对输入信号进行数字化，在数字域中生成参考正弦波以及所有其他元素。
