保持其他环路参数不变，令Rs=R1b=R11b，根据经典锁相环理论[7]，可知当Rs增大时，环路变窄，当Rs减小时，环路变宽。按照图3的仿真模型，可以发现当Rs选择合适的范围，整个环路的相位余量均可在60°以上，从而在切换环路的过程中，整个环路都处于稳定条件，可以可靠地工作。
2. DDS电路实现
DDS电路采用了AD9912芯片产生fdds作为X波段PLL的参考信号。AD9912是ADI公司推出的AD991X系列的DDS产品，与AD995X系列产品相比，AD9912在保持低功耗的同时，杂散性能得到了大幅度改善，同时使用了SpurKiller技术并且有两组对应的寄存器供用户使用。AD9912具有48位的频率控制字，内部集成14 bit的可工作在1 GHz的DAC。该DAC具备优秀的动态性能，采用1 GHz低相位噪声参考源时，输出258.3 MHz信号在1 kHz处相位噪声可达-135 dBc/Hz。因为AD9912内部没有带通滤波器，因此经过DAC余弦输出的信号不可避免的有参考时钟杂散、相位截短杂散、相位幅度转换杂散、DDS内部数字信号引入的杂散和PCB布线和电源引入的杂散等[8]。因此，要在fdds近端载频50 kHz内产生超过100 dBc杂散抑制的信号，只能在DDS理论上无杂散点的区域附近，通过实验板仔细测量。X波段宽带高纯度捷变源fdds的杂散约在240 MHz附近，最终结果表明，fdds载频50 kHz内的杂散可以达到85 dBc的抑制。
窄带电调滤波器非常重要，其用于滤除fdds周围的杂散信号。频率源最初设计未含有窄带电调滤波器，只是让AD9912产生的fdds信号通过高阶低通滤波器后进行鉴相，输出频率的近端杂散抑制只能在-65 dBc左右，无法达到-70 dBc。
3.X波段PLL电路实现
PLL电路在环路带宽内，系统输出的相位噪声主要取决于参考信号和数字鉴相器基底噪声，在环路带宽外，相位噪声则主要由VCO决定[9]，所以环路器件的选取非常重要。PLL鉴相器采用AD公司HMC698LP5E[10]，其具有超低SSB相位噪底，集成宽带极性可反转数字PFD和锁定检测输出，可编程分频器最大分频为259，工作频率高达7 GHz。VCO采用国产定制器件，相位噪声为-112 dBc/Hz@100 kHz。
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。频率跳变的大小也决定了锁定时间。频率跳变越大，锁定时间越长，反之，锁定时间越短[11]。窄环路能提高PLL的杂散抑制，提高PLL锁定速度和窄环路矛盾主要有两大方法：
（1）给VCO精确预置电压，在跳频时，使环路电压变化最小，提高锁定速度，方法有DA预置和辅助鉴相等。
（2）变环路带宽，在跳频时，采用大的环路带宽迅速锁定或者接近锁定，然后切换到窄环路，方法有改变鉴相增益法和切换环路电阻等。DA预置的缺点是DA会引入数字杂散导致相噪和近端杂散恶化，在输出频率达10 GHz的VCO很难达到-70 dBc的抑制。辅助鉴相法缺点是电路复杂度提高，可能引入杂散的地方增多，使得布板难度加大。因此，X波段源采用的是切换环路电阻法，由锁定指示控制开关。环路滤波器如图4所示：
图4 环路滤波器电路图
该环路滤波器参数上下对称，R1a=R11a，R1b=R11b，C1=C11等依次类推。为了加强远端滤波和更好的远端相位噪声，在原HITTITE在线仿真电路基础上增加C2、R3和C4，采用高阶有源环路滤波器。当锁定时，开关闭合，R1C与R1b并联，R11C与R11b并联，整个环路处于窄带模式，约44 kHz左右。失锁时，开关断开，整个环路处于宽带模式，约500 kHz左右，变带宽比超过10。根据以上分析对PLL进行仿真，得到跳频时间仿真结果如图5所示，相位噪声仿真结果如图6所示。PLL跳频时间为12 μs，相位噪声为95.9 dBc/Hz@100 kHz。
图5 PLL跳频时间仿真结果
