图6 PLL相位噪声仿真结果
测试结果
1.跳频时间测试
常温测试时，当环路处于宽带模式时，锁定时间约为15 μs，切换到窄带时，还需要重新入锁调整阶段，约为17 μs，整个锁定过程约有32 μs。高低温工作时，由于环路的电容值和电阻值的改变，导致全温范围下约有5 μs的改变。最终，在全温范围下最大跳频时间为37 μs。
2.杂散抑制测试
用频谱仪对频率源输出信号进行测试，近端杂散抑制测试结果如图7（a）所示。由图7可得，在500 kHz带宽内，杂散抑制可达85 dBc，证明DDS激励信号谱线比较干净。在偏离主频200 kHz左右处有毛刺出现，这是电源处理不干净引入的杂散。
远端杂散抑制测试结果如图7（b）所示。由图可见在偏离主频100 MHz左右有抑制为69 dB的杂波。这个杂波是由于鉴相泄漏引入的，主要原因是VCO和鉴相器反馈端之间的隔离度不足够高。
（a）PLL近端杂散抑制测试结果
（b）PLL远端杂散抑制测试结果
图7 PLL杂散抑制测试结果
3.相位噪声测试
频率源输出信号相位噪声测试结果如图8所示。由图8可得实测结果劣于仿真结果，这是由于仿真图是在理想条件下得到的，实际电路中阻容元器件会引入热噪声，电磁兼容设计缺陷会使环路受到干扰，电源噪声也会串扰整个电路，使相位噪声恶化。
本次设计对常规DDS驱动PLL方式进行改进，采用变带宽环路滤波器设计，使频率源输出信号实现了捷变频、高杂散抑制、低相位噪声。频率源输出信号相位噪声和杂散抑制未达到最理想化，通过对电磁兼容设计进行改进和加强电源处理，可使测试结果进一步优化。本设计提出了一种新的设计频率源思路，对其他频率源的设计具有一定的实际参考价值。
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作者简介
庞春辉：工程师，现任职于中国电子科技集团公司第十三研究所，主要从事微波电路研究工作。
作者：庞春辉 来源：《移动通信》2018年2月
