以ADS62P49为例，说明如何对LVDS数据信号的接收做时序约束。如前所述，ADS62P49输出为双沿模式，其时钟为250MHZ，在其输出管脚处，其时钟管脚和数据管脚的最小Tsetup和最小Thold分别为0.55ns和0.55 ns，因此可知其数据采样窗口为0.55+0.55 = 1.1ns。对于此类高速源同步接口，一般要求在PCB布线上时钟信号和数据信号做等长处理，因此依托于这个条件，我们可算出最大的max delay为:
1/((250M)*2)-Tsetup = 2-0.55 = 1.45ns
min delay为Thold = 0.55ns
之所以max delay计算法则如此，可以认为ADC上升沿打出数据，FPGA采用下降沿接收，或者是下降沿打出数据，FPGA在上升沿接收，因为做input delay的约束即为告诉时序分析工具其数据到达I/O管脚时和其源同步时钟的最大和最小延时关系，按照数据手册上的Tsetup的图示，即数据和时钟沿的最小setup关系可以认为是ADC上升沿/下降沿输出的最大延时，同理最小hold关系可以认为是ADS4122上升沿/下降沿输出的最小延时。
时序分析的关系如图11所示：
