基于该ADC的源同步传输特性，对于该种ADC的LVDS信号的接收通常采用源同步接收再加时序约束来保证接收的过程能够满足接收数据的建立时间和保持时间，进而保证接收信号的正确性。依照tsu和th的值进行input delay约束，如果时序满足，那么可以肯定FPGA的接收将是正确无误的。Tsu和th的值说明如图5所示：
图5
图6
图6为ADS62P49数据手册提到的tsu和th的变化范围，这两个值必须用在FPGA的接口时序约束中，以保证输入的稳定性。
1.3 采用input delay约束保证源同步接收的正确性
由于ADC基本上是带有LVDS电平的随路时钟，因此采用该时钟作为数据接收寄存器的工作时钟来接收ADC的输出LVDS数据信号。
关键词:仪器仪表 测试测量 技术分析 LVDS信号 浏览量：1649
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