源同步方式主要是使用ADC输出随路时钟(数据同步时钟)来采样ADC输出数据，其框图如图7所示：
图7
如上图所示，数据由ADC输出，差分时钟和差分数据经过FPGA的I/O buffer后变成单端信号，由于数据跟随路时钟clk的关系为DDR方式，因此让数据同时进入FPGA的两个寄存器DIL和DIH，DIL工作于时钟上升沿，DIH工作于时钟下降沿，最终出来两个工作于clk速率下的并行信号(可使用FPGA I/O资源里的DDIO)。该种方法简单有效，FPGA I/O寄存器直接采用clk上升沿和下降沿锁存ADC的输出数据。
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