我们知道，电子元器件在不同的温度和不同的电压下，其表现出来的时序特性不一样。因此，为了保证在各种不同的条件下都能正确的接收该信号，我们必须对这种接收方式进行输入时序约束，然后查看最终的布局布线结果是否在各种工作条件下时序都能得到满足。所以，在做这项工作前，设计者需要知道在电路板上ADC输出随路时钟到达FPGA管脚以及数据到达FPGA管脚之间的时间差，即skew值。另外还需要知道在ADC的输出管脚处，其输出数据和输出时钟之间的关系的极限值，在ADC的数据手册里，一般用Tsetup和Thold来表示这个关系，根据这个关系设计者可以轻易的估算出该数据的有效采样窗口。ADS62P49的Tsetup和Thold与采样有效窗口的关系可根据图5计算出来，为Tsumin+Thmin=1.1ns。如图8所示：
图8
关键词:仪器仪表 测试测量 技术分析 LVDS信号 浏览量：1469
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