近日，北京大学彭练矛院士/张志勇教授团队造出一款基于阵列碳纳米管的 90nm 碳纳米管晶体管，具备可以高度集成的能力。
图 | 张志勇（来源：张志勇）
这意味着在 90nm 及以下技术节点的数字集成电路中，碳纳米管半导体具备一定的应用潜力，同时这也为进一步探索全碳基集成电路提供了深入见解。
对于相关论文审稿人评价称：“研究人员展示了面积小于 1 平方微米的 6 管 SRAM 单元，是新型集成电路技术的里程碑。”
研究中，通过利用该团队此前研发的碳纳米管阵列薄膜，以及借助缩减晶体管栅长和源漏接触长度的手段，课题组制备出栅间距（CGP， contacted gate pitch）为 175nm 的碳纳米管晶体管，其开态电流达到 2.24mA/μm、峰值跨导 gm 为 1.64mS/μm。相比 45nm 的硅基商用节点器件，该晶体管的性能更高。
（来源：Nature Electronics）
基于此，该团队根据业界的集成度标准，制备一款静态随机存取存储器单元（SRAM，Static Random-Access Memory），其整体面积仅有 0.976 平方微米，包含 6 个晶体管（6T）。
在主流的数字集成电路技术中，SRAM 单元面积是衡量实际集成密度的重要参数。尽管大量研究都曾演示过碳纳米管或低维半导体材料的 6T SRAM，但是它们的单元面积远远大于硅基 90nm 节点的 SRAM 单元，在集成度依然有待提高。
而该课题组首次采用非硅基的半导体材料，造出整体面积小于 1 平方微米的 6-T SRAM 电路，这表明碳基数字集成电路完全可以满足 90nm 技术节点的集成度需求。
（来源：Nature Electronics）
在此基础之上，该团队进一步探索了碳基晶体管缩减的可能性，证明按照严格的工业门标准，完全可以将碳基晶体管缩减到亚 10nm 的技术节点。
考虑到低维半导体器件在接触电阻的时候，会让电阻随着接触长度的缩减而出现急剧增大，这会让器件的整体尺寸无法缩减。
为此，课题组提出全接触的结构，结合侧面接触和末端接触的载流子注入机制，让器件不仅表现出更低的接触电阻，并能拥有更弱的接触长度依赖性。
基于全接触的结构，该团队尝试将碳管晶体管 CGP 缩减至 55nm，这对应着硅基晶体管中的 10nm 技术节点。与此同时，这款碳管晶体管的性能却优于基于硅基的 10nm 节点的 PMOS 晶体管。
（来源：Nature Electronics）
本次成果同时展示了碳纳米管晶体管在性能和集成度上的优势，结合其工艺简单、低功耗以及适合单片三维集成的特点，将让碳纳米管晶体管技术在高性能数字集成电路领域中发挥重大优势，从而成为一种通用的芯片平台技术，进而有望用于高性能计算、人工智能、宽带通信、智能传感等领域。
据了解，集成电路的主要发展方式是通过缩减晶体管尺寸提高性能和集成度，同时降低功耗和制造成本。为了继续推进集成电路的发展，针对未来电子学的核心材料、器件结构以及系统架构，学界和业界进行了广泛探索和深入研究。
其中，最受关注的方式是：采用超薄、高载流子迁移率的半导体，来构建包括二维半导体材料、一维半导体纳米线和碳纳米管等 CMOS（Complementary metal Oxide Semiconductor，互补金属氧化物半导体）器件，这些器件比硅基晶体管具有更好的可缩减性和更高的性能。因此，一直以来人们使用这些器件来构建纳米晶体管。
目前，碳纳米管晶体管已经展现出超越商用硅基晶体管的潜力，在数字集成电路应用中被寄予厚望。
然而，多数研究仅仅关注器件的栅长缩减，并未真正展现碳纳米管晶体管在集成度上的潜力。而集成电路关注的主要技术指标是多方面的，包括性能、功耗和集成度。
